L'objectif de ce stage est d'effectuer le portage d'une IP VHDL sur un FPGA SoC AMD-Xilinx Zynq en évaluant une série d'outils open-source pour de l'intégration continue/développement continu (CI/CD).

Une première étape sera d'évaluer différents outils open-source :

- VHDLTool et SonarQube (lint, design rule check)

- GHDL (simu)

- Yosis (synthèse)

- …

Une seconde étape sera de concevoir un design VHDL pour une cible FPGA SoC AMD-Xilinx ZYNQ dans le cadre d'un portage d'IP SpaceWire.

- On cherchera à concevoir un design permettant de tester et valider le bon fonctionnement de l'IP sur cible.

- On cherchera à concevoir des briques génériques réutilisables et automatiquement générables

Une dernière étape consistera à mettre en place un pipeline d'intégration continue (CI/CD) :

- Mise en place et configuration de Jenkins

- Scripts d'automatisation (TCL ou PYTHON) de chaque étape du flot (compatible plusieurs vendeurs FPGA)

CE QUE L'ON PEUT VOUS APPORTER :

Au sein de SODERN vous découvrirez le domaine du Spatial et notamment les contraintes toutes particulières qui s'applique aux designs ASIC/FPGA dans ce domaine.

Vous évoluerez dans une équipe spécialisée en électronique numérique, expérimenté dans les domaines de la conception ASIC/FPGA et carte électronique numérique, qui a à cœur de partager son savoir faire.

SODERN étant une entreprise à taille humaine, vous serez quotidiennement au contact d'autres équipes avec qui vous pourrez échanger et en apprendre plus sur les activités connexes à votre cœur d'activité (logiciel, électronique analogique, méthodes électroniques, implantation carte électronique…).

Dans le cadre de votre stage vous apprendrez plus spécifiquement :

- Bonnes connaissances du flot de développement FPGA

- Méthodologie de conception d'un design VHDL avec les contraintes de l'aérospatial

- Initiation à l'élaboration de contraintes de timing

- Le fonctionnement de l'interface SpaceWire

Nous recherchons un(e) étudiant(e) en master (bac+4/5)