Notre cœur de traitement vidéo actuel est basé sur un Zynq ultrascale+ D'AMD. Nos chaînes de traitement d'image sont de plus en plus conséquentes et nécessitent de plus en plus de ressources et de bande passante DDR. Nous aimerions étudier un nouvel axe d'optimisation de nos chaines afin de réduire la quantité d'informations à traiter.
Le stage proposé, se déroulera au sein de l'équipe FPGA de l'unité d'ingénierie électronique optronique. L'étudiant devra prendre en main l'environnement de développement, ainsi que l'architecture FPGA de nos produits optroniques afin d'identifier, proposer, développer et mettre en œuvre des optimisations de nos chaines de traitement d'image.
L'étudiant devra éventuellement travailler en collaboration avec les ingénieurs de l'équipe traitement d'image, ayant la charge du développement de nos briques de calculs développées via Matlab SimuLink afin d'adapter ces modules aux propositions d'optimisations identifiées.

En dernière année d'école d'ingénieur ou Master 2 en formation électronique numérique/FPGA, vous disposez de compétences en développement RTL, en design FPGA/SoC et en simulation QuestaSim.
Des compétences en algorithmie et en MATLAB Simulink seraient un plus.

Requis : Langage VHDL ou Verilog/SystemVerilog, QuestaSim/ModelSim, langage script (Python ou Batch/Shell ou Matlab), environnement Xilinx Vivado, MATLAB SimuLink
Vous êtes autonome, rigoureux(se) et avez le sens de l'initiative.