L'un des standards de restitution d'image utilisé par nos équipements optroniques est le GigEvision (version 1.2). Le GigEvision permet la distribution de flux vidéo sur Ethernet 1Gb. Ce standard rassemble deux protocoles GVSP (GigE Vision Streaming Protocol) et GVCP (GigE Vision Control Protocol) s'appuyant tous deux sur le protocole UDP.

Notre solution actuelle, sur Xilinx UltraScale+, est principalement assurée par un µContrôleur embarqué mais assez limitée en débit. Nous souhaitons déplacer la partie MAC Ethernet et la mise en trame du flux vidéo (GVSP) du coté FPGA et laisser uniquement la gestion du GVCP au µContrôleur.

En dernière année d'école d'ingénieur ou Master 2 en formation électronique numérique/FPGA, vous disposez de compétences en développement RTL, en design FPGA/SoC et en simulation QuestaSim.

Requis : Langage VHDL ou Verilog/SystemVerilog, QuestaSim/ModelSim, langage script (Python ou Batch/Shell ou Matlab), environnement Xilinx Vivado
Vous êtes autonome, rigoureux(se) et avez le sens de l'initiative.