Problématique :
Pour être en mesure de paralléliser massivement les calculs nécessaires à l'accélération de réseaux de neurones sur FPGA, il est nécessaire disposer d'une architecture mémoire capable de fournir les données aux unités de calcul avec un débit suffisamment élevé. Lorsque les ressources de calcul sont ralenties par une alimentation insuffisante en données, la performance globale du réseau est limitée par ce goulot d'étranglement, un phénomène désigné sous le terme de « Memory Wall ». Cette contrainte impose une réflexion approfondie sur la conception des architectures mémoire, en prenant en compte à la fois les caractéristiques des réseaux de neurones et celles du FPGA.
Mission du stage:
L'objectif de ce stage est de développer une méthodologie pour concevoir des architectures mémoire internes optimisées pour les FPGA, adaptées aux besoins spécifiques des réseaux de neurones et à leurs contraintes d'implémentations. Le stagiaire analysera les différentes manières d'alimenter les structures de calcul utilisées en fonction du profil des couches de convolutions à réaliser, ainsi que les caractéristiques des données manipulées. Le travail consistera à identifier les contraintes et besoins principaux, à proposer une démarche pour dimensionner et organiser la mémoire avec les blocs mémoires du FPGA, et à définir des critères d'évaluation permettant de comparer différentes organisations. La méthodologie proposée sera illustrée et validée sur un ou plusieurs types de convolutions différentes, en observant l'impact sur les performances débit de la structure de calcul.

Etudiant en Electronique ou Systèmes embarqués, avec spécialisation en micro-électronique de préférence
Compétence en développement FPGA en HDL (SystemVerilog de préférence)
Compétence ou curiosité sur les réseaux de neurones et leur structure
Curiosité intellectuelle, capacité à appréhender des algorithmes complexes