Rejoignez notre équipe en tant qu'Ingénieur Vérification ASIC R&D. Vous participerez à la vérification d'un ASIC complexe en utilisant des méthodologies de vérification fonctionnelle. Vous devez avoir une expérience réussie dans la vérification de SoC/ASIC et IP complexes, ainsi qu'une connaissance de la méthodologie de vérification UVM. Vous bénéficierez d'un plan d'accès aux formations sur mesure, de la possibilité de télétravail, d'un suivi de votre évolution professionnelle, et de nombreux autres avantages.
Résumé suggéré par Welcome to the Jungle
Participer à la vérification d’un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven ».
Développer des environnements de vérification Constraint-Random/Coverage-Driven en SystemVerilog/C++.
Collaborer avec des équipes pour résoudre des problèmes et améliorer les processus de vérification.
Dans le cadre du développement d’ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull (serveurs « big data » et « exascale »), la mission consiste à participer à la vérification d’un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.
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Rencontrez Yalin, Ingénieure d’Intégration
Rencontrez Jacky, Consultante ServiceNow
Ces entreprises recrutent aussi au poste de “Ingénierie matérielle”.