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Ingénieur Vérification ASIC R&D (F/H/X)

Rejoignez notre équipe en tant qu'Ingénieur Vérification ASIC R&D. Vous participerez à la vérification d'un ASIC complexe en utilisant des méthodologies de vérification fonctionnelle. Vous devez avoir une expérience réussie dans la vérification de SoC/ASIC et IP complexes, ainsi qu'une connaissance de la méthodologie de vérification UVM. Vous bénéficierez d'un plan d'accès aux formations sur mesure, de la possibilité de télétravail, d'un suivi de votre évolution professionnelle, et de nombreux autres avantages.

Résumé suggéré par Welcome to the Jungle

Résumé du poste
CDI
Les Clayes-sous-Bois
Télétravail fréquent
Salaire : 45K à 70K €
Expérience : > 4 ans
Éducation : Bac +5 / Master
Compétences & expertises
Travail d'équipe
Aisance à l'oral
Communication
C++
Missions clés

Participer à la vérification d’un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven ».

Développer des environnements de vérification Constraint-Random/Coverage-Driven en SystemVerilog/C++.

Collaborer avec des équipes pour résoudre des problèmes et améliorer les processus de vérification.

Eviden
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Questions et réponses sur l'offre

Le poste

Descriptif du poste

Dans le cadre du développement d’ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull (serveurs « big data » et « exascale »), la mission consiste à participer à la vérification d’un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.

 

 


Profil recherché

Description du profil :

 Votre profil:

  • Expérience concrète et réussie à la vérification de SoC/ASIC et IP complexes.
  • Experience avec la méthodologie de vérification UVM.
  • Expérience en développement d’environnements de vérification Constraint-Random/Coverage-Driven en SystemVerilog/C++ (drivers/ monitors, tests aléatoires contraints, checkers auto-vérifiants et modèle de couverture en SystemVerilog-Covergrourp/SVA) et maitrise de la programmation orientée objet
  • Connaissance des outils de simulation et de suivi de couverture
  • Efficacité dans la résolution de problèmes par l’identification rapide de leur cause fondamentale et par l’élaboration de correctifs ou contournements.

De plus, vous avez : 

  • Un bon relationnel : Excellentes compétences en communicaton verbale et écrite. Vous savez passer d’une tâche à l’autre et gérer les interruption ; 
  • Un esprit d’équipe : Capacité à travailler de manière collaborative avec des équipes. Vous savez travailler au plus près des développeurs tout en gardant votre libre arbitre ; 
  • Une capacité à switcher du francais à l’angalis en temps réel et de manière professionnel dans le cadre d’animations d’ateliers, de réunions, de rédaction des documents techniques et de comptes rendus de réunions.

 

Pourquoi nous rejoindre : 

  • Un plan d’accès aux formations sur mesure et certifiantes ; 
  • Télétravail possible à hauteur de 60% du temps de travail ; 
  • L’accompagnement et suivi de votre évolution professionelle ; 
  • Nombreux évènements dans les lieux privatisés.

 

 Mais aussi…

  • Un package compétitif de rémunération (nombreuses primes : cooptations, projets etc…)
  • De beaux locaux spacieux dan le respcet de notre politique Green IT 
  • Participation, intéressement et actionnariat salarié.

 

Alors, prêt à relever le défi ? 

Vous n’êtes pas loin du but, GO ! Postulez

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