Dans le cadre du développement d’ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull (serveurs « big data » et « exascale »), la mission consiste à participer à la vérification d’un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.

Vous ferez partie de l’équipe de validation et aurez les responsabilités suivantes : 

• Acquérir la connaissance de l'architecture et la microarchitecture de l’ASIC en étudiant les spécifications et en interagissant avec les équipes d’architecture et de design logique ; 
• Rédaction des spécifications de vérification ; 
• Rédaction des plans de test en étroite collaboration avec l’équipe design logique ; 
• Développement des environnements de vérification (UVM-SystemVerilog/C++), les tests et les modèles de couverture ; 
• Suivre, analyser et debugger les erreurs de simulation ; 
• Suivre et analyser les résultats couverture des simulations pour améliorer les tests en conséquence et ainsi atteindre les objectifs de couverture dans les délais impartis.

 L'ADN De Nos Ingénieurs :

• Expérience concrète et réussie à la vérification de SoC/ASIC et IP complexes ; 
• Experience avec la méthodologie de vérification UVM ; 
• Expérience en développement d’environnements de vérification Constraint-Random/Coverage-Driven en SystemVerilog/C++ (drivers/ monitors, tests aléatoires contraints, checkers auto-vérifiants et modèle de couverture en SystemVerilog-Covergrourp/SVA) et maitrise de la programmation orientée objet ; 
• Connaissance des outils de simulation et de suivi de couverture ; 
• Efficacité dans la résolution de problèmes par l’identification rapide de leur cause fondamentale et par l’élaboration de correctifs ou contournements.

Description du profil :

 Votre profil :

• Expérience concrète et réussie à la vérification de SoC/ASIC et IP complexes.
• Experience avec la méthodologie de vérification UVM.
• Expérience en développement d’environnements de vérification Constraint-Random/Coverage-Driven en SystemVerilog/C++ (drivers/ monitors, tests aléatoires contraints, checkers auto-vérifiants et modèle de couverture en SystemVerilog-Covergrourp/SVA) et maitrise de la programmation orientée objet
• Connaissance des outils de simulation et de suivi de couverture
• Efficacité dans la résolution de problèmes par l’identification rapide de leur cause fondamentale et par l’élaboration de correctifs ou contournements.

De plus, vous avez : 

• Un bon relationnel : Excellentes compétences en communication verbale et écrite. Vous savez passer d’une tâche à l’autre et gérer les interruptions ; 
• Un esprit d’équipe : Capacité à travailler de manière collaborative avec des équipes. Vous savez travailler au plus près des développeurs tout en gardant votre libre arbitre ; 
• Une capacité à switcher du français à l’anglais en temps réel et de manière professionnelle dans le cadre d’animation d’ateliers, de réunions, de rédaction des documents techniques et de comptes-rendus de réunions.

Pourquoi nous rejoindre :

• Un plan d’accès aux formations sur mesure et certifiantes ;
• Télétravail possible à hauteur de 60% du temps de travail ;
• L’accompagnement et suivi de votre évolution professionnelle ;

Mais Aussi…

• Un package compétitif de rémunération (nombreuses primes : cooptations, projets, etc..) ;
• De beaux locaux spacieux dans le respect de notre politique Green IT, où il fait bon vivre et où l’on a envie de travailler ;
• Participation, intéressement et actionnariat salarié.

Alors, prêt à relever le défi ?

Vous n’êtes pas loin du but, GO ! Postulez !

Concernant la rémunération tout dépendra de ton expérience, discutons-en !