ASIC Verification Lead Engineer (H/F)

Atos est un leader international de la transformation digitale avec 111 000 collaborateurs et un chiffre d’affaires annuel d’environ 11 milliards d’euros. Numéro un européen du cloud, de la cybersécurité et des supercalculateurs, le Groupe fournit des solutions intégrées pour tous les secteurs, dans 71 pays. Pionnier des services et produits de décarbonation, Atos s’engage à fournir des solutions numériques sécurisées et décarbonées à ses clients. Atos est une SE (Société Européenne) cotée sur Euronext Paris et fait partie des indices CAC 40 ESG et Next 20.La raison d’être d’Atos est de contribuer à façonner l’espace informationnel. Avec ses compétences et ses services, le Groupe supporte le développement de la connaissance, de l’éducation et de la recherche dans une approche pluriculturelle et contribue au développement de l’excellence scientifique et technologique. Partout dans le monde, Atos permet à ses clients et à ses collaborateurs, et plus généralement au plus grand nombre, de vivre, travailler et progresser durablement et en toute confiance dans l’espace informationnel.

Principales tâches :

• Acquérir la connaissance de l'architecture et la Micro-architecture de l’ASIC en étudiant les spécifications et en interagissant avec les équipes d’architecture et de design logique.

• Rédaction des spécifications de vérification.

• Rédaction des plans de test en étroite collaboration avec l’équipe design logique.

• Développement des environnements de vérification (UVM-SystemVerilog/C++), les tests et les modèles de couverture.

• Suivre, analyser et debugger les erreurs de simulation.

• Suivre et analyser les résultats couverture des simulations pour améliorer les tests en conséquence et ainsi atteindre les objectifs de couverture dans les délais impartis.

• Diriger l'équipe de vérification composée d'ingénieurs expérimentés et juniors sur plusieurs sites.

• Expérience concrète et réussie à la vérification de SoC/ASIC et IP complexes.

• Expérience de la méthodologie de vérification UVM.

• Expérience en développement d’environnements de vérification Constraint-Random/Coverage-Driven en SystemVerilog/C++ (drivers/ monitors, tests aléatoires contraints, checkers auto-vérifiants et modèle de couverture en SystemVerilog-Covergrourp/SVA) et maîtrise de la programmation orientée objet.

• Expérience en outils de simulation et de suivi de couverture.

• Efficacité dans la résolution de problèmes par l’identification rapide de leur cause fondamentale et par l’élaboration de correctifs ou contournements.

• Expérience de la direction d'une équipe de vérification sur plusieurs sites.